请教几个关于FPGA的问题

yxm433 · 发表于 2010-9-24 23:51:23

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请教几个关于FPGA的问题：
1.在FPGA时序约束里面，建立时间和保持时间应该怎么填的？？
2.以CycloneII为例，LUT的最小延迟是多少？布线延迟的最小延迟又是多少？？
3.Level Logic，这个概念是什么意思？？

warmheard · 发表于 2010-9-26 17:12:44

回复 1# yxm433

关于建立时间和保持时间，一般不需要你来管，不知道你要做什么用？

LUT和布线最小延迟这些都属于Xilinx内部资料信息，不过lut的应该在几百ps左右，布线延迟要看你的布线长度多长了，短的不到1ns，长的可能需要几个ns。想知道的话只能问xilinx内部的人了

关于level logic你好歹给个上下文我们才能帮你看什么意思。

warmheard · 发表于 2010-9-26 17:14:57

本帖最后由 warmheard 于 2010-9-26 17:16 编辑

回复 yxm433

关于建立时间和保持时间，一般不需要你来管，不知道你要做什么用？

LUT和布线最小延迟 ...
warmheard 发表于 2010-9-26 17:12

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对于FPGA的约束，最简单的是只需要约束时钟的频率
不能满足时序的话，需要约束IO相对于时钟的最大和最小延时
如果还不满足，你就需要对指定的寄存器，或指定的cell进行约束

我没见过约束setup/hold时间的

zhanghi · 发表于 2010-10-20 08:23:22

建立时间和保持时间应该怎么填的？？看芯片手册
LUT的最小延迟，建议看芯片手册。
布线延迟的最小延迟又是多少？？可以为0ns。
logic level可以理解为2种情况，1.primitive级，如一个与非门为一级；2.在fpga中，分析timing时是以lut为单位的，一个logic level对应一个lut，而一个lut内可能存在多个与非门。

xs_uestc · 发表于 2010-10-20 09:42:26

楼上正解

lycxy521 · 发表于 2010-10-24 22:24:20

thanksgiving！！！！！！！！！！

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