关于FF的CK和RN的setup问题？

meijingguoyu

请教个问题，我在代码里用的是异步复位，即always@ (posedge clk or posedge rst)，可是为什么在后仿的时候会报CK和RN的setup timing问题啊？

而且我看了仿真库后，发现都有CK和RN的setup的timing表。
我目前的解决方法是注释掉库里FF关于CK和RN的timing。

还有我在后仿的时候每次都需要注释掉".sdf"文件里所有关于RECOVERY和REMOVAL的timing，否则modelsim仿真时会报错，请问这又是为什么啊。

请大哥大姐帮帮忙，谢谢啦！

gaurson

顶层的复位是对整个设计的，但是内部FF的RN不一定只依赖于该复位信号，如果你能看到网表内容，你就知道了，它根据你的设计来的，也许有时候会依赖于内部的信号或者线网也说不定的，所以也是可以有时序问题的，这个要检查你的波形来确定了，后仿真的问题需要耐心。

zh123456789

写sdf的sdc约束设置false path ，

meijingguoyu

3# zh123456789

你好，假如我的rst是内部产生呢，该如何约束

yongfenr

如果RN的产生跟CK相关的话，考虑同步清零吧

meijingguoyu

5# yongfenr


你的意思是说 把RN和CK同步了？

fly_haopp

1. 如果RN的产生与被复位的寄存器的时钟是异步的，那么这个电路只有在下列特定条件下才没有问题。
    -- RN发生的时间时钟确定是还没产生；
    -- 专门用于复位同步的电路
2. 如果RN是由被复位的寄存器的同步时钟产生的； 那么PR时应该要保证不出现RN和CK的timing问题。如果有问题，就一定要修掉

meijingguoyu

7# fly_haopp

我的情况是你说的第一种，而且RN是由另外一个异步时钟产生的，而产生该RN得时钟和被复位的寄存器的时钟都是外接的时钟，那么这种情况下，该如何设计才不会有RN和CK的setup timing问题啊，我是这样处理的，不知道能不能避免：
always @ (posedge clk1 or por)      // 产生reset信号
if (por)
   rst1 <= 1'b1;
else (延迟一段时间)
   rst1 <= 1'b0;
....
always @ (posedge clk2)    // 让rst1延迟一个clk2
  rst2 <= rst1;

always @ (posedge clk2 or posedge rst2)  // 要用到的CK和RN
......


不知道这样能不能实现同步？

fly_haopp

always @(posedge clk2 or negedge RN)
  if(~RN)
    begin
      new_rst1 <= 1'b0;
      new_rst2 <= 1'b0;
      new_rst3 <= 1'b0;
    end
  else
    begin
      new_rst1 <= 1'b1;
      new_rst2 <= new_rst1;
      new_rst3 <= new_rst2;
    end

用new_rst3作clk2时钟域的复位信号

meijingguoyu

9# fly_haopp


我是在仿真的时候报错在这里：always @(posedge clk2 or negedge RN)