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查看: 1840|回复: 1

[求助] 求助DC-DC的时域建模问题

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yeyuren
发表于 2010-9-14 10:21:15 | 显示全部楼层 |阅读模式

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请问各位牛人，DC-DC的小信号稳定性可以推导传输函数，但是时域怎么建模？是用matlab或者verilogA这样的语言吗。
同样，模拟电路的高层建模一般常用到verilogA啊？VerilogA的仿真器怎么用。
谢谢了。
Matlab, 仿真器, 稳定性

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lylnk
发表于 2010-9-14 10:28:58 | 显示全部楼层
输出开关级建模？

我见过电流模式DCDC的，直接把“电流传感比较电路和输出级”一块等效成一个压控电流源了。
都没用veriloga，analogLib里面就有VCCS。
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