32K晶振起振电路设计

zglahuustc

回复 7# behzad

前辈你好，我最近在做32kHz晶体振荡器，在给振荡器的Q1端加ESD时，振荡器的输出波形出现这个现象（http://bbs.eetop.cn/viewthread.php?tid=603338&;pid=9004486&page=1&extra=page%3D1#pid9004486）。能不能帮我分析分析，不胜感激。另外我发现在仿真时，给Q1端的负载电容加一个初始值也会出现类似的现象。

gugu2558

thanks

behzad

回复 61# zglahuustc


兄弟，不好意思，回复晚了。

我也不太清楚，感觉上是ESD管子的Cdtot太大了，引起了Vin/Vout的反馈系数不是1（如果你没有给Q2加上同样的ESD电路）。你run个OP看看，看ESD管子的cdtot是多少，然后用一个理想的电容挂上去看看，如果理想电容也有这个问题，你给Q1/Q2加上同样的理想电容看看问题还在不在，如果不在了，那很有可能就是Cdtot的问题。

两个疑问/建议：
1. 亚阈区的大电阻model不一定准确，你最好多留一些metal option。我本人在silicon上吃过两次亏，现在几乎除了差分对工作在亚阈区，很少用亚阈区的管子。这些sim model不一定准确的，要多想想补救方案。

2. 你的那个ESD电路（我们一般叫做GCNMOS)一般用于power pin，为什么你的I/O pin也用这个？ 一般的I/O pin ESD保护电路都用diode来做，GCNMOS寄生电容太大了。

BTW，我当年去一家公司面试，被问的问题是32K的晶振XIN/XOUT上有ESD保护电阻，怎么保证32k的频率依然是高精度的？这个问题也送给你。 目前我也不知道答案，你别问我， ：）

zglahuustc

回复 63# behzad

您好，感谢您的回复，还想和你探讨一些问题
   1.应该不是寄生电容的问题，加过等效的理想电容上去，仿真结果正常,没有出现加ESD之后出现的现象。   2.这么小的电流，好像用MOS管来做大电阻，只能工作在亚阈值区了。您讲的metal option，是说以后流片回来做FIB方案吗？
    3.这个ESD电路是GGNMOS，就是两个diode，我开始仿真的时候是两个diode。后来出现了问题我就去掉上面那个，仿真看看的，所以出现了你看到的只有一个GGNMOS图。by the way ，你们在做用在电源上的GCNMOS的ESD的时候，是怎么确定电容和电阻的大小的啊？还有NMOS的尺寸（如下图所示）


   4.这个频率好像只和晶体的等效电感以及等效电容有关系把。
   5.能问一下你之前设计的晶体振荡器是什么结构的吗？

hitision

回复 63# behzad
请教你一个问题，你们一般的IO上用Diode而不用GGNMOS，原因是什么？GGNMOS不也是一个Diode吗，如果说GGNMOS的尺寸跟Diode一样的话，寄生电容应该差不多。有没有更细的考虑？第二个问题，XI，XO上有ESD电阻应该不影响频率吧，如果用的皮尔斯的结构，连到gate端的不在乎这点电阻，连到D端的有影响？

behzad

回复 64# zglahuustc

兄弟,不好意思,最近项目很忙.回复晚了.
1. 第一个问题我就帮不上你了,再问问别人吧。你要是不着急，可以用理想器件RLC逐步替换电路里面的元件，应该会找到原因的。
2. 小电流你可以用倒比管做或者高阻值的薄膜电阻来做,多费点面积而已,如果你要用亚阈区电阻,条件允许的话最好多做一些test mode（通过芯片的PAD）来latch不同的option,做FIB不太经济.尤其是你不知道问题在哪的情况下.如果是test chip,你还可以做一些薄膜电阻或者倒比管的电阻通过test mode来替换亚阈电阻来排查问题.
3. 你的这个ESD电路,我记得一般用于VDD PAD,利用的是NMOS的snapback特性来做的. 我下面说的也是VDD PAD的情况. NMOS的尺寸一般要根据你要留多少电流来决定,比如HBM 4kV模式,你可以需要流过2.67A电流,那么一般设计值要到3A.ESD zap来的时候,这个管子要把3A电流泻放掉,保证VDS不能超过Vclamp要求). 一般情况下,foundry会提供一个参考值给你的.你要是非要问我怎么取值,你就难倒我了. 至于R和C,一般情况下,你需要保证RC时常数跟ESD的放电周期相匹配.但是有个问题是VDD power up可能有不同的上电斜率,这个RC常数不能在VDD上电时让Nmos管导通.所以RC是有一个区间的.
4. 这个振荡频率不只是跟晶体特性相关的，取决于外面的XIN/XOUT上看到的电容，论坛里面有一篇Eric的PDF文档，讲的很详细。如果找不到，我回头找给你。
5. 我好几年前做的是一个反相器利用源级退化做的一个皮尔斯振荡器，功耗很大，因为我们当时供电电压是从2.2-5.7v，所以做起来有点困扰。我后来在一颗test chip上尝试过你说的那种结构，但是由于当年经验不足，没预留test mode，chip回来fail掉了，后来也没查到原因。再后来，我就不做这个了。。。。

找到问题了给哥们分享一下，我对你这个电路也很有兴趣。

behzad

回复 65# hitision

1.你的问题问得好，可问住我了。我们用diode是因为相比GCNMOS面积更小可以达到同样的保护效果。由于我们的I/O是高速的，所以用了diode，为什么这个diode可以用更小的面积达到了同样的保护效果，我自己不懂，我回头问问我们的ESD专家然后回答你。
2. 我觉得栅极的电阻应该也会影响震荡频率，从真正的NMOS的G和D看过去，应该看到是一个负阻，该负阻会抵消振荡器里面的串联谐振电阻从而震荡。但是如果把ESD电阻加进去，我看到的等效电路是三条支路：1）晶体振荡器的RLC，2）晶体振荡器并联电容Cp并联于(C1,C2串联）即Cp+C1/2(如果C1=C2)。 3)两个ESD电阻和负阻串联. 那么第三条支路里面，两个ESD电阻我粗看起来应该对频率都有影响的，但是我非常有可能看错了，好久没看这个了，如果我看错了，请指出来，谢谢。

司徒温孤

学习了学习了学习了学习了学习了

julyworld

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