数据合并问题

yhzhangstrive · 发表于 2010-8-23 16:13:55

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请问，如何将2个8位的数据合并成一个16位的数据，verilog实现。多谢！

daniao422 · 发表于 2010-8-23 18:53:59

记得有个语句吧，举例：
reg[15：0] c;
reg[7:0] a,b;
assign c={a,b};//标示c的高八位为a,低八位为b;

zh123456789 · 发表于 2010-8-23 20:52:06

楼上正解

qqqqqqlihai · 发表于 2010-8-24 15:10:43

嗯，可以，LSS用的拼接符号。

qqqqqqlihai · 发表于 2010-8-24 15:13:26

module two8_2_16(a,b,c);

input[7:0] a,b;
iput[15：0] c;

assign c[15:8]=a;
assign c[7:0]=b;

endmodlule
这样也可以

ineedpower · 发表于 2010-8-25 10:10:05

如果是两个数据是串行输入的，可以用一个简单的状态机

AmoiBB · 发表于 2010-8-25 16:52:57

果然集思广益呀

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