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请教一个问题:
Verilog中实例化一个带参数的VHDL模块:
VHDL模块如下:
entity x is
generic(a,b : integer);
port(
...
Verilog调用采用如下两种方式:
方式1:
genvar i,j;
generate
for(i=1; i < N; i=i+1) begin :
for (j=1; j < M; j=j+1) begin :
x #(.a(i),.b(j)) x_inst();
方式2:
genvar i,j;
generate
for(i=1; i < N; i=i+1) begin :
for (j=1; j < M; j=j+1) begin :
x #(i, j) x_inst();
在nc下模拟出现以下问题:
方式1的传值,a参数无效,b参数有效;
方式2的传值,a参数有效,b参数无效。
请教各位,如何传值使两个参数均有效? |
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