在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3974|回复: 0

[求助] 如何采用Verilog实例化带参数(generic)的VHDL模块

[复制链接]
发表于 2010-8-17 20:39:35 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
请教一个问题:
Verilog中实例化一个带参数的VHDL模块:
VHDL模块如下:
entity x is
  generic(a,b : integer);
  port(
  ...

Verilog调用采用如下两种方式:
方式1:
  genvar i,j;
  generate
    for(i=1; i < N; i=i+1) begin :
      for (j=1; j < M; j=j+1) begin :
         x #(.a(i),.b(j)) x_inst();

方式2:
  genvar i,j;
  generate
    for(i=1; i < N; i=i+1) begin :
      for (j=1; j < M; j=j+1) begin :
         x #(i, j) x_inst();

在nc下模拟出现以下问题:
方式1的传值,a参数无效,b参数有效;
方式2的传值,a参数有效,b参数无效。

请教各位,如何传值使两个参数均有效?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 03:27 , Processed in 0.012931 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表