verilog AMS 混合信号仿真问题求助

starriness

我有一个模拟电路，要和一个数字模块一起做混合仿真，数字模块是由3个verilog 文件组成：1.v, 2.v，3.v， 其中3.v 是top level，include了1.v和2.v
我把3.v建了一个symbol， 并放到电路图里。
3.v和模拟电路的连接也建立了，config也设置好了。
但是仿真的时候出错，提示我 1.v和2.v里面的几个pin没有链接，说no connection module found.
但是我在调用1.v和2.v里的module进行例化的时候已经用名称方式进行了关联。
请问我在AMS环境里如何和设置才能解决这个问题？
谢谢

starriness

补充，请问如果是多层次的verilog文件进行混合仿真，该如何设置

starriness

自己先顶一个

starriness

补充，这个不是模拟和数字之间连接的问题，似乎是数字调用别的verilog module的时候出的连接问题。
不知道怎么在connectrules里面解决

vikinglan

在3中只能包含1、2的实例化代码
不要再有其它行为级的代码
如果有，把它们封装成一个独立模块0，然后再在3中实例化0

1# starriness

starriness

在3中只能包含1、2的实例化代码
不要再有其它行为级的代码
如果有，把它们封装成一个独立模块0，然后再在3中实例化0

1# starriness
vikinglan 发表于 2010-8-12 23:53

                               
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谢谢vikinglan，但是我还不是很明白你的意思

例如3.v的内容是这样：

`include  1.v
`include 2.v
module mod3 （porta， portb，portc）；
input porta，portb；
output portc；
mod2 dec_mod2(.porta(porta));
mod1 dec_mod1(.portb(portb));
。。。。。
endmodule

。。。。。代表一些其他的语句，你的意思是不是这些语句不能出现在module定义中？

你的意思是再用一个module

module mod4（）
。。。。
endmodule

来代替mod3中的那些语句？

starriness

自己顶

vikinglan

嗯
6# starriness

zouyufeng

看看你的配置文件是否齐全，应该有3个环境文件，在仿真目录下，你考全了么？

lfighter

module1
endmodule
module2
endmodule
module3
endmodule