用modelsim仿真的问题

Glenguo · 发表于 2005-4-18 20:01:02

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假设有一状态机，由4个状态组成，IDLE，STAT1，STAT2，STAT3。用modelsim仿真时，如果是VHDL写的代码，从波形里可以看到这4个状态；但如果是VERILOG写的代码，好象就看不到，只能看得到他们的二进制（或者你自己转换成其它进制，但就是看不到那4个状态）。哪位有好的方法么？

一声叹息 · 发表于 2005-4-19 18:46:41

http://www.eetop.com.cn/cgi-bin/topic.cgi?forum=21&topic=6&show=0

Glenguo · 发表于 2005-4-19 21:15:41

惭愧，惭愧，有了菜单就忽视了那些命令。谢谢一声叹息同志

atuhappy · 发表于 2005-6-24 23:21:05

在simvision中如何实现呀

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