高速高精度ADC的电源decoupling设计

fuyibin · 发表于 2010-7-25 20:36:57

抱歉，我没说清楚～
电阻值1~2 Ohm指的是从on-chip analog P/G bus 到 decoupling caps 的栅之间的电阻。整个 analog P/G bus 的电阻还是很小的，此外封装厂提供的bondwire的电感是1.5nH，电阻约70mOhm z总共键合了 ...
cuckoohui 发表于 2010-7-25 19:19

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10对P/G? 好奢侈啊...，我们通常只有一对P/G，可怜啊
decap的Q值希望大一点好，也就是说串联电阻要小一点
什么论文里说去构造RLC shunt path？怎么构造？教教我啊
L在chip上也能做？螺旋电感size很大，可能和整个ADC差不多了，而且Q值低
电容也只能加在P/G之间，没什么其它的连接方式
串电阻就是我说的问题
ADC对电源有这么sensitive么？电路是有PSRR的，尤其是differential signal
有实际的测试证明P/G noise影响 performance么？
仿真结果是：影响不明显
所以总结下来就是：先把电路做好，再考虑这些次要因素

cuckoohui · 发表于 2010-8-28 14:30:39

本帖最后由 cuckoohui 于 2010-8-28 14:35 编辑

芯片终于要tapeout了。总结一下，请诸位大虾们指正：
1、使用片上电容做decoupling的时候，就像fuyibin大侠说的，还是peaking和settling的折衷问题。
2、电容的Q值不是绝对说是要大或者小，关键是要根据bonding wire inductor和decoupling capacitor还有P/G之间的equivalent impedance构造合适的damping factor，所幸的是在我的电路里串电阻法用电源总线上寄生的几欧姆就差不多了。
不过这样做很依赖于封装厂提供的封装模型的准确度。一切要靠人品了～～～
3、P/G noise的影响在原理图仿真里还是比较明显的，不过等到真正tapeout之后有了各种乱七八糟的效应估计就不足以成为bottleneck了。