高速高精度ADC的电源decoupling设计

cuckoohui

小弟目前在做一个高速高精度pipelined ADC。主体部分完成的差不多了效果不错。目前在研究一个问题：
考虑到芯片封装的寄生效应（电感，电阻，电容等），模拟电源和数字电源的片上decoupling设计是否必要，如果有必要的话应该怎么来设计呢？

cuckoohui

额，没人说话～～大家随便谈谈吧，本来就是讨论啊……

bananawolf

你先看一下如果加入封装模型对电路性能会有什么影响，如果有影响再考虑解决的办法，你觉得呢

cuckoohui

仿真的话感觉封装电感的影响还是很大的，但是如果是后仿考虑电源总线的电阻（也就几欧姆）之后电感的影响又不那么显著了。
如果把decoupling电路看成一个滤波器来设计的话，要做成一个什么效果呢？

vdslafe

如果你能够让大部分的高频电流都在on-chip bypass cap 走掉， 就行了

duck911

個人覺得應該須要，不然雜訊會出現。

cuckoohui

5# vdslafe

如果onchip vcc和gnd之间简单并联decoupling capacitor的话，
原理图仿真时该电容很容易会与bonding wire的寄生电感发生谐振。
之前说过相同的电路进行后仿真时反而因为从电源总线到onchip decoupling之间一小段金属连线1~2 Ohm 的电阻而产生很好的阻尼效果。

所以我猜测要把从on-chip vcc->bonding wire->片外LDO->bonding wire->on-chip gnd这一通路考虑成和on chip decoupling capacitor并联再设计实现onchip vcc和gnd之间的全频带低阻？

cuckoohui

6# duck911

by the way, mos capacitor and MIM capacitor, what is the difference when adopted as on chip power decoupling capacitor?

fuyibin

7# cuckoohui

通常来说我们不太希望power/ground有电阻产生IR drop，在low power supply ADC 会吃掉headroom，50mA*2 ohm=100mV
decap加的少 P/G上的peak会比较大，但是settle快
decap加的多 P/G上peak会小，但是settle的慢

BTW, I think no one will use  MIM cap as decoupling cap because of the size issue. Generally, several hundreds pico fara will be used.

cuckoohui

抱歉，我没说清楚～
电阻值1~2 Ohm指的是从on-chip analog P/G bus 到 decoupling caps 的栅之间的电阻。整个 analog P/G bus 的电阻还是很小的，此外封装厂提供的bondwire的电感是1.5nH，电阻约70mOhm z总共键合了10对P/G bonding wire。

我的问题是：on-chip decoupling只要简单的并联 MOS capacitor吗？我去查了些论文有些会构造一些复杂的RLC shunt path。哪位大侠了解工程界怎么做的？

MOS电容用作dcoupling cap不用考虑会把ground noise带到衬底中吧？