FPGA設計經驗談

auster · 发表于 2006-9-20 09:37:12

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FPGA設計經驗談
在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

[ 本帖最后由 auster 于 2006-9-20 09:39 编辑 ]

yufeng2582003 · 发表于 2006-10-28 00:19:04

edddddddddddd

yufeng2582003 · 发表于 2006-10-28 00:19:39

ddddddddddddd

smalldogcat1 · 发表于 2006-11-10 04:35:31

dddddddddddddd

alenww · 发表于 2006-11-10 15:41:32

这个要下！

LESHAN · 发表于 2006-11-13 16:51:07

hao dong xi

tangerui · 发表于 2006-11-13 19:52:52

好好看看了

emma_meng · 发表于 2006-11-14 11:05:02

ydfs · 发表于 2006-11-14 12:57:43

呵呵好东东。。

cute · 发表于 2006-11-14 16:09:48

Good job

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