verilog问题

aprilwgp · 发表于 2006-9-18 23:46:06

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x

module mux4_1(out,in0,in1,in2,in3,sel);
output out;
input in0,in1,in2,in3;
input[1:0] sel;
reg out;
always @(in0 or in1 or in2 or in3 or sel) //敏感信号列表
case(sel)
2'b00: out=in0;
2'b01: out=in1;
2'b10: out=in2;
2'b11: out=in3;
default: out=2'bx;
endcase
endmodule
问defalut: out=2'bx为何不是out=1'bx,两个写法对应硬件有区别吗？？

yinchyang · 发表于 2006-9-19 07:33:13

我觉得就应该是default

ut = 1'bx;
是不是资料上有错呀？

quxunzheng · 发表于 2006-9-19 17:07:49

reg out;//已经说明out是1位的寄存器变量了所以应该是default: out=1'bx;吧

fourrivers · 发表于 2006-9-19 23:21:27

资料错了，应该是1'‘bx

aprilwgp · 发表于 2006-9-20 15:31:55

同意！估计是资料错了

njulinjun · 发表于 2006-9-24 11:04:05

资料错了，用机器跑一下吧

goodknight · 发表于 2006-9-26 09:25:41

資料錯了，用coding rule check tool 試一下就知

ddxx · 发表于 2006-9-28 14:20:04

好像不能对Reg赋值x吧。不可综合的。

fourrivers · 发表于 2006-9-28 15:47:13

原帖由 ddxx 于 2006-9-28 14:20 发表
好像不能对Reg赋值x吧。不可综合的。

可以，就是不知道你用什么综合工具。
楼主的代码是组合逻辑，写default项只是好的代码风格，实际电路不会出现。

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