verilog 中敏感列表的三个信号沿

MOSFET · 发表于 2010-7-13 16:48:29

"仔细观察波形发现A其实还没有处于高（略微落后一点时间变成高）"
靠这样设计电路，失败是必然。

sirius.yuan · 发表于 2010-7-13 17:40:47

10# ruiruio4
如果是这样的话，可以考虑其它的同步方式，能够让A信号与数据信号都转到同一个时钟域下，比如握手啊，fifo啊，这样子的

vfengvfeng · 发表于 2010-7-14 11:16:03

这个情况最好用时钟下降沿发数据，如果可以的话

hometown_wy · 发表于 2010-7-14 11:25:43

搞不懂为什么信号A会和时钟clk是异步的呢？

ruiruio4 · 发表于 2010-7-15 11:06:16

14# hometown_wy

呵呵，相信芯片的设计者肯定是希望A信号和它输出的时钟同步，可是用分析仪仔细一看以及最开始发数据不成功均证实了A信号落后于时钟。波形全局看时，A信号和时钟的下降沿是对齐的，之前总搞不清楚丢失数据的原因。但是的确需要在时钟的下降沿发送。

zfowen · 发表于 2010-7-15 13:15:21

晕死，难道这个真的那么无解吗。

thrawsnow · 发表于 2010-7-15 14:40:03

学习了，帮顶。。。。

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