verilog仿真是用什么工具好啊？？VCS和modelsim？？

zh123456789 · 发表于 2010-7-11 18:01:07

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verilog仿真是用什么工具好啊？？VCS和modelsim？

哪个更精准，好用？？

haier-ic · 发表于 2010-7-12 18:15:10

我觉得vcs还是要好一点，但是modelsim好像也比较经典了。你认为哪个好用就用哪个呗。我用vcs

zh123456789 · 发表于 2010-7-13 08:39:56

谢谢楼上的解答

Gnu_qin · 发表于 2010-7-25 17:36:55

不好说啊

hnuwzd · 发表于 2010-7-28 18:45:15

hehe ,每个人不同罢了

elone · 发表于 2010-7-29 14:06:47

windows环境下用modelsim，vcs在synopsys设计流程里更常用

meijingguoyu · 发表于 2010-7-30 09:55:39

RTL 仿真用什么工具好啊

awwddbb · 发表于 2010-8-1 04:12:28

工业全是unix, cadence nc-verilog 和 synopsys vcs 最普遍。

yuanshiluoji · 发表于 2010-8-2 21:40:41

VCS！！！！！！！！！！！！

beiji1984 · 发表于 2010-8-15 01:08:13

应该差不多的，看个人爱好了。

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