IC Compiler 求助, 高手請進...

leesg

小弟是新手, 想請教一下幾個問題
原始設計裏, 使用Verilog code設計電路,
包括一個  A_top.v  B.v C.v
而A_top.v 會包含 "多個" B.v 及"多個" C.v 的 modules (在DC裏做uniguify)


1. 先用Design Compiler, 把 A_top.v及B.v C.v放進去,
    再設定相關 clk, constraint, 之後, 引進工藝庫(set library)
    做 link, 待結束後, 存檔成 A_top_dc.v
2. 打開 ICC, 設定 search_path, library後, create new lib (Milkyway)
    之後出現問題了 : 目前是用VMware模擬Linux, 不知道是否ICC判斷Windows下
    的OS檔案系統無法lock, 請問是否要把原始檔拷貝到 Linux內, 不要放在 share folder裏 ?

icc_shell> link
  Linking design 'A_top'
  Using the following designs and libraries:
  --------------------------------------------------------------------------
  * (76 designs)              /mnt/hgfs/vmshared/A_top_only/A_top.db, etc
  fast (library)              /mnt/hgfs/vmshared//syn_dc/core/fast.db
  slow (library)              /mnt/hgfs/vmshared/syn_dc/core/slow.db
Info: Creating auto CEL.
WARNING : Could not create cell lock file, giving up. Pleae check the link command

fengbohan1

虽然。这个问题年代久远。但我还是回答一下，希望以后搜到这个问题的朋友有个参考。

我也遇到了这个问题，楼主的猜测基本上是正确的。这个问题貌似就是因为虚拟机没法lock win系统下的文件。我把所有相关的库还有rtl文件拷贝到虚拟机中，在运行就没有这个问题了。

本来为了方便才使用share folder 结果最后折腾了好久。。。。