How to do FPGA formal verification

airland · 发表于 2010-6-19 16:38:50

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在ASIC设计流程中，formal verification是必须的；FPGA设计流程中，有时候也需要formal verification，附件介绍如何使用Cadence公司的Encounter Conformal工具针对Xilinx公司的FPGA做formal verification。强烈推荐！

apteye · 发表于 2010-6-25 23:49:07

thanks

jetliao · 发表于 2010-6-26 13:33:57

thanks

ys1988 · 发表于 2010-7-20 17:29:36

3#
发表于 2010-6-26 13:33 | 只看该作者 thanks

hustsc · 发表于 2010-7-20 19:37:25

多谢分享

长城 · 发表于 2010-10-15 12:03:36

谢谢!

vikingg · 发表于 2010-10-15 13:20:52

谢谢分享

binbin4756 · 发表于 2010-10-19 14:04:27

zhen de?

springmorn · 发表于 2010-10-19 16:53:44

good up up up

springmorn · 发表于 2010-10-19 16:55:37

good thanks

[资料] How to do FPGA formal verification

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