关于保持时间不够

zlkk303 · 发表于 2010-5-27 16:53:38

插delay cell

neptune1983 · 发表于 2010-5-27 22:27:57

这个在版图会做的，不用慌哈，
FPGA一般不会hold time不够的
如果有的话可以打开他的retiming选项，可以平衡寄存器之间的逻辑

jemmyplus · 发表于 2010-5-29 22:36:04

為求精準一般hold time問題會在APR後來解決.

amormio124 · 发表于 2010-6-9 00:48:36

如果是ASIC合成的时候hold time为负，如果不大，APR都可以解决，所以还好。

实在不行，手动加buffer吧。

well_fish · 发表于 2010-6-10 14:01:05

可以先set_fix_hold，还有不够的，就丢给后端去加buffer吧

bandit · 发表于 2010-6-13 11:46:13

每个clk之间要加buffer把，保证同步，应该就可以了吧

lvwinter · 发表于 2010-6-13 15:56:49

两级时钟不同？

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