请教DAC问题

whp2203 · 发表于 2010-5-26 19:33:00

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小弟最近在做一个14bit（5+9分段电流舵结构）DAC，电流源用的是NMOS，cascode结构，DAC整体结构就是锁存+限幅电路+电流阵列+偏置。

在前端仿真时，加入管壳寄生参数（用Q3D提取出的网表），低频点上（时钟400M，信号40M时）的SFDR值始终满足不了要求，比指标差近10个dB，而不加管壳的情况下，SFDR值比指标高出十多个dB，请问这种情况如何改进呢？

zhongbo1127 · 发表于 2010-5-26 19:46:40

你的FSDR居然能在20个ＤＢ上下波动，可见你的指标订的还是比较折中的
其实ＦＳＤＲ主要关心你输出点的输出阻抗和寄生电容啦
这如果不加寄生参数，性能肯定会好得多。考虑他们时，因为输出端的寄生电容会使得你的输出极点大大减小。

这样你的.......
最好能把输出阻抗再想办法增加增加，如果电压足够，可以加成三级折叠。
对了，你的静态参数怎么样？？是否有加校准电路，你的DA的数字信号时怎么加的，这些都会影响到你的无杂讯动态范围。
还有一个蛮有兴趣，你的分段　５＋９是５是ｔｈｅｒｍａｌ　code + 9 的 thermal code 么？那么你的版图该多大啊？？？
抑或你的低九位是二进制？？那你的最低位管子该多小啊？？迷惑

whp2203 · 发表于 2010-5-26 23:52:39

回2楼：
我这里用的是1.8V的电源，用三级折叠增加阻抗的方法，裕度不够啊。
SFDR的指标不仅和输出阻抗有关吧？

静态参数现在还没有怎么关注，现在主要关注的是SFDR这个指标。电路中没有校准电路，分段高五位是温度计码，低9位是二进制码。
你说的DA的数字信号的输入方法也会影响到无杂散动态范围，是个什么原理？可否详细说下？
我加的时候就是用调用veriloga的ADC代码，降理想的正弦信号离散，再经过温度译码模块（也用veriloga代码写成），最后经过一级理想D触发器同步后再送入DAC模块。

zhongbo1127 · 发表于 2010-5-27 18:24:51

在DA的负载确定的时候，DA的ＦＳＤＲ主要是用输出阻抗决定的。
但是不能说全部是由这个决定的。
在分析静态参数的时候，ＤＡ输出的非理想性被转为量化噪声，这种量化噪声实际上在做ＤＦＴ的时候也被认为是噪声，从而影响DA的SNR(这个实际上和FSDR有一定的比例关系)。
我上面说的也是DA的信噪比与ＩＮＬ　ＤＮＬ　有关的原因。你的静态参数做的越好，你的无杂范围越接近理论最大值。
言归正传：当静态参数，输出的负载确定以后，你的ＦＳＤＲ主要由你的输出阻抗决定。你的输出频率太高以后，电流会从寄生电容流到地。这样实际负载上的电流会变小。从而影响你的波形。在频普里面的表现为ＳＮＲ变大，ＳＦＤＲ也相应变大。就这么简单啊呵呵　看看ＡＬＬＥＮ的书吧

mopecloud · 发表于 2010-6-9 19:48:56

楼上的，你说的都是教科书上的回答，特别是你把别人的问题都没有搞清楚。而且我肯定你没有真做过400MHz
以上的DAC。楼主说的是SSN电源噪声，形成了distortion造成的杂散，杂散和SNR根本就没有多大关系。
不要相信教科书和论文，90%的高速DAC设计资料包括国际上的论文都没有切入重点，真有那么好做现在ADI的
14为的DAC，SFDR都才只能做到50dBc左右，特殊工艺的产品做到60dBc都顶天了

照书上讲的，照现在论文上讲的，早该上100dBc了。

fuyibin · 发表于 2010-6-9 20:28:25

楼上的，你说的都是教科书上的回答，特别是你把别人的问题都没有搞清楚。而且我肯定你没有真做过400MHz
以上的DAC。楼主说的是SSN电源噪声，形成了distortion造成的杂散，杂散和SNR根本就没有多大关系。
不要相信教 ...
mopecloud 发表于 2010-6-9 19:48

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高速14bit DAC的SFDR 才50dB啊?
不会这么差吧，如果那样的话，做14bit就没有意义了，跟10bit或8bit差不多效果
根据我以前碰到的情况，觉得大概是这么个情况
比如以前使用的AD9857，好像是个14bit/200M的DAC，用来做过ADC测试的信号源
DAC输出的SFDR是与输出信号频率有关的，比如200M clk输出1M信号，那么SFDR会很好，但当输出接近Nyquist频率时，SFDR就不要指望了
还有一点是关于测试，
（1）对于DAC输出信号是进行滤波后再用频谱分析仪看输出频谱，
在这种情况下，频率包含了DAC output step的信号能量，看filter的阶数和带宽
（2）对DAC 输出信号进行采样，再FFT分析
通常做simulation时会这样做，那么这是个电路输出settle的问题
关于楼主遇到的情况，我觉得是第二种情况
通常电路带上了package model后，loading会变大，那么自然settle会变慢
还有就是会引入电感，电感在信号传输响应step信号会有一些ring，这个可能需要去看一下

其实我也没怎么做过DAC，仅仅是好久以前做的8bit DAC
随便说说的

mopecloud · 发表于 2010-6-9 20:42:25

本帖最后由 mopecloud 于 2010-6-9 21:20 编辑

6# fuyibin
楼上说得很对，你也可以查查ADI的SFDR指标，不止是AD9857，更新的AD9957都没有超过60dBc（Nyquist输出附近），还有宽带全频带输出50多dBc的杂散已经很不错了，国内都还没有能达到这个水平的产品。

liuguojia612 · 发表于 2010-6-9 21:53:52

楼主，我们做的情况差不多，我也很迷惑。可以加我QQ我们讨论一下~~~

liuguojia612 · 发表于 2010-6-9 21:56:23

我的QQ：744733145，请注明DAC

whp2203 · 发表于 2010-6-15 10:11:10

网络刚刚修好，不好意思
谢谢楼上的几位哈。
以前觉得DAC好做呢，可是感觉远非如此啊。
尝试过修改编码方式，没什么改进。
将电流源用理想DC源代替，可以达到要求，难道这是阻抗不够么？
现在问题还没有解决，期待达人的指教，也盼望各位的交流。

注：现在做的这个版本是没有校正的。

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