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[解决] 大家一起来讨论一下这个verilog-A的问题

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发表于 2010-5-15 22:40:51 | 显示全部楼层 |阅读模式

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有一个关于verilog-A建模方面的问题希望大家一起交流讨论一下:

    现在想用verilog-A对一个模块建模,大体如下
module name(porta,portb)
electrical porta,portb;
.......
.......//省略模块内容
endmodule

然后想把这个模块实例化,由于想实例化的对象较多(>1000),如果靠手工一个个写太要命了,就想编一个循环函数实例化一下,目前感觉无处下手:因为verilog-A中好像无c语言中的数组对象,这样就不好命名区分。

请大家来给babydog0些建议来解决这个难题,研究研究。
 楼主| 发表于 2010-5-16 09:51:46 | 显示全部楼层
怎么没人来说两句呢?
发表于 2010-5-16 16:14:26 | 显示全部楼层
不懂,等着高手解决,也学习学习
发表于 2010-5-17 11:01:07 | 显示全部楼层
去看看Verilog-A的入门语法书就好了
 楼主| 发表于 2010-5-29 15:40:34 | 显示全部楼层
楼上的同志,我这段时间重新看了verilog-a的相关知识,但是好像找不到关于对象批量实例化的语句
还是无能为力啊
发表于 2010-5-29 22:03:31 | 显示全部楼层
关注,帮顶~~
发表于 2010-5-31 19:35:05 | 显示全部楼层
关注,帮顶~~
发表于 2010-5-31 21:42:28 | 显示全部楼层
关注,帮顶~~
发表于 2010-6-1 20:00:56 | 显示全部楼层
给个思路:
1. VerilogA中是有类似数组的表达方法的,以前写过不记得具体语法了,你可以仔细查查。或者看看Cadence 5141自带的理想ADC/DAC的代码,就是那种写法。
2. 用Perl等脚本语言,或者用vi的宏,批量写代码。
发表于 2010-6-1 20:25:11 | 显示全部楼层
verilogA是有数组的用法的,你用generate函数来实例化可以了~~~
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