谁会编Verilog HDL

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  使用quartusⅡ软件设计一个5路占空比和周期可调的窄脉冲信号：5路，TTL电平，周期1～100ms，周期编程步进0.5ms，脉冲宽度5μs～10ms, 脉冲宽度编程步进1μs，时间精度优于1％。
  现在少个testbench
  四个输入 时钟   （`timescale 1ns/1ns
                      always
                    #50 clk=~clk;）
  还有A0-A7  D0-D7  WR  这3个怎么编 老师只提示：
输入数据分别是每路信号的周期和脉宽。
每路包含2字节的周期和两字节的脉宽控制。
周期：2字节，共16位
脉宽：2字节，共16位
所以，5路共有20个地址，也就是fpga中有20个8位寄存器，地址线译码选择这些寄存器就可以了。
输入数据，就看你要求的信号参数而定。


谁帮帮！！谢谢！！！