计数器问题

bandit · 发表于 2010-5-6 17:46:04

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这个是8进制计数器，我怎么保证计数器bit_cnt运行到0就停止啊，我这个计数器bit_cnt为0的时候才有结束信号，但是bit_cnt还是会减1，变成f。
请大侠指教一下，急用
always @(posedge clk)

if (ld)
   bit_cnt <= 4'h7;
else if(cycle_pulse)
   bit_cnt <= bit_cnt - 4'h1;
else if(bit_cnt == 4'h0)
         byte_done <= 1'b1;
      else
         byte_done <= 0;

大小大 · 发表于 2010-5-6 22:23:45

你是不是应该把判断放在前面....
always @(posedge clk)

if (ld)
         bit_cnt <= 4'h7;
else if(cycle_pulse)
         if(bit_cnt == 4'h0)
            byte_done <= 1'b1;
      else
            byte_done <= 0;
else
   bit_cnt <= bit_cnt - 4'h1;
这样的话，是不是判断的优先级较高，这样就可以了吧。你试试看看吧

thesoloist · 发表于 2010-5-7 05:28:36

ls说的是。或者你可以用另一个always来判断bit_cnt状态，为0则byte_done输出1。

reinhart · 发表于 2010-5-7 09:54:19

把判断放前面就好了 if 逻辑有顺序的

bandit · 发表于 2010-5-10 11:46:30

谢谢大家啊

525004079 · 发表于 2010-5-10 11:55:17

学习了

huanglianshuai · 发表于 2010-7-14 19:54:57

主要是来得留一下

neptune1983 · 发表于 2010-7-14 20:16:22

always @(posedge clk) begin
if (ld)
         bit_cnt <= #1  'h7;
else if (bit_cnt == 'b0)
      bit_cnt <= #1 'b0 ;
else
   bit_cnt <= #1 bit_cnt - 'h1;
end

wire    done = ( |bit_cnt == 'b0 ) ?  'b1 : 'b0 ;

always @ ( posedge clk ) begin
if(  done &&  cycle_pulse )
         byte_done <= #1 'b1;
else
         byte_done <= #1 'b0;
end

不知道理解错没有

xcykii · 发表于 2010-7-14 20:50:21

if有优先级，注意这点就好了

dustinji · 发表于 2010-7-14 22:19:22

建议lz改一下代码结构，count和end不要在有一个块产生，形成好习惯！

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