design compiler读入文件后出现警告，求助

huobaihua · 发表于 2010-4-30 17:38:35

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本帖最后由 huobaihua 于 2010-5-1 16:06 编辑

design compiler 中读入一个 verilog文件, 在手册中讲解hierarchy时，模块例化是怎么回事阿？
在库文件设置好以后，在DC 中使用读入文件read_verilog {counter.v dff.v},命令行中显示是导入了两个设计，而且当前设计也是counter.v；然后，使用link命令时出现警告
Warning: Can't find the design 'dff' in the library 'WORK'.
Warning: Unable to resolve reference 'dff' in 'counter'.

出现的警告该怎样消除啊？？不消除的话，添加约束时也会不断的出现。牛人们帮帮我……

出现的警告已经解决了，花费了我这个新手好长时间

ruozhuo · 发表于 2010-7-16 15:27:08

遇到了同样的问题,请问楼主是如何解决的?

yohuang · 发表于 2010-7-16 15:46:13

我觉得可能是有一些ＵＤＰ没有导入，或者就是你的target_library和link_library没有设置好。

liuguojia612 · 发表于 2010-7-17 20:52:25

在第一次读入RTL的verilog代码的时候，感觉还是使用analyze+elaborate感觉好一些，比较有层次。
一般是先读入底层的模块，最后读入顶层模块。
还有就是要设定一下顶层模块吧通过current_design命令，然后再link。应该就没有什么问题了。

新手2009 · 发表于 2010-7-17 21:04:41

我觉得应该是target_library和link_library没有设置正确，不能找到相关的网表！连接（分辨门单元和模块）意味着要找出网表中门单元和模块的逻辑和功能，并且用实际的库单元或子模块代替它们，你link后出现的警告就是找不到实际的库单元或子模块代替。

fengxiaoisl · 发表于 2010-10-20 20:38:17

helpful

yestop · 发表于 2010-11-3 21:41:44

thx!!!!!!!!!

ihep2008 · 发表于 2012-12-26 14:58:06

应该是一些底层模块没有定义。

weiao_ding · 发表于 2014-1-6 12:36:19

I have also been there

lvyisu123 · 发表于 2014-4-9 20:59:23

有人正是解答下这个问题吗？

[求助] design compiler读入文件后出现警告，求助

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