Verilog的对数，取整操作？

goldenmelon · 发表于 2010-4-28 11:05:48

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verilog如何实现诸如C语言中的取整，对数等操作？

goldenmelon · 发表于 2010-4-28 11:15:40

敬请高手指点

falloutmx · 发表于 2010-4-28 11:27:41

高级运算最好用DSP做。本身硬件表示带小数的东西已经够麻烦了

goldenmelon · 发表于 2010-4-28 14:53:50

我不是指用硬件实现这些功能，而是对数或取整的结果作为一个参数。例如，并行前缀加法器的级数是字长的对数，即log2(n)，在编写加法器时，需要预定义一个级数的参数，我总不能对每一个n值都赋一个级数吧？

reinhart · 发表于 2010-4-28 15:48:35

用parameter传递或者 define吧，自己算一下也不会死

dinsh1 · 发表于 2010-4-29 13:56:54

。。。这个都是自己算的呀。。

110500623 · 发表于 2010-4-29 15:13:27

自己算好这个数，再用define 或 parameter进行宏定义

qq847941010 · 发表于 2010-4-30 21:31:19

这运算，IP核里带着吧？

saixx005 · 发表于 2010-5-1 15:04:22

本帖最后由 saixx005 于 2010-5-1 15:08 编辑

我理解楼主的意思是n作为输入是任意数，对每一个n都需要指定一个 m=log2(n)的级数。比如输入n为17，那么m 为4。
2进制表示n 比如，17表示成 10001。用一组寄存器（软件就是数组）储存这个值。然后进行移位，高位补0。每移一次相当于“除以2”，准备一个计数器cnt,每移位一次计数器加1.当寄存器（数组）最低位为1，并且其他位都为0时，此时计数器cnt的值就是m。
10001 ---> 01000 ---> 00100 ---> 00010 ---> 00001。总共移位4次，那么M为4.

小泥巴 · 发表于 2014-4-28 21:18:56

不错

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