从Simulink模型自动生成VHDL代码——基于DSP_Builder的FPGA设计流程

qixueli001 · 发表于 2010-7-9 18:05:23

谢谢楼主共享！！！！

frinos · 发表于 2010-7-16 18:05:55

谢谢提供

kebon22 · 发表于 2010-7-16 20:56:52

最近正在弄simulink，很需要

Bregkamp · 发表于 2010-8-10 22:48:10

不知道复杂的模型是不是也能产生高效率的代码？

cain.lee · 发表于 2010-8-11 14:50:07

生成veriilog应该是一样的把```支持一个``

mihgcn · 发表于 2010-9-7 17:06:43

1# ezhou98

正在学，谢谢共享

baoyatu · 发表于 2010-9-19 15:23:28

1# ezhou98

好东西谢谢分享

liangjianjun · 发表于 2010-9-23 20:54:10

感觉有点用谢谢了

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