Verilog HDL与SystemC的语法等效性

kevinwjs · 发表于 2010-4-21 17:54:37

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针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与Verilog HDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的Verilog HDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从Verilog HDL描述的知识产权自动转换到SystemC描述是可行的.

Verilog HDL与SystemC的语法等效性.pdf (184.65 KB, 下载次数: 95 )

michaelzhang · 发表于 2010-4-21 19:01:09

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michaelzhang · 发表于 2010-4-21 19:04:56

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secant0711 · 发表于 2010-5-6 12:33:04

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secant0711 · 发表于 2010-5-6 12:34:18

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secant0711 · 发表于 2010-5-6 12:35:24

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secant0711 · 发表于 2010-5-6 12:36:45

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secant0711 · 发表于 2010-5-6 12:38:01

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secant0711 · 发表于 2010-5-6 12:40:56

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secant0711 · 发表于 2010-5-6 12:42:49

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[资料] Verilog HDL与SystemC的语法等效性

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