OTA的过驱动电压是多大为宜？

daiwei4287 · 发表于 2010-4-15 20:47:48

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本帖最后由 daiwei4287 于 2010-4-16 10:26 编辑

和大家请教一下，
VDD=3V,
piplineADC的SH中的折叠式共源共栅结构的OTA各个管子的过驱动电压设为多大为宜？
比如共源共栅从上至下两个Pmos为P6、P5，两个Nmos为N4、N3，输入管对为P1、P2

goodsilicon · 发表于 2010-4-16 10:32:20

和你的输出信号幅度有关，不过VDD=3V，应该够高了。假设你的输出幅度是2Vpp，那么上下各留500mV.
P6=200~300mV，P5=50mV~100mV. N4, N3类似。这样足够了。
另外，还可以适当的分多点给PMOS，因为它的迁移率小一些。

不知道你是NMOS输入还是PMOS输入，带宽有多宽。上面只是一个初步值，还有很多可以trade off的。

daiwei4287 · 发表于 2010-6-30 09:52:47

P5=50mV~100mV？
不会吧？这样的话这个管子就是Vdc>Vdsat，该管子也接近或者出于三极管区了

goodsilicon · 发表于 2010-6-30 10:54:36

P5=50mV~100mV？
不会吧？这样的话这个管子就是Vdc>Vdsat，该管子也接近或者出于三极管区了
daiwei4287 发表于 2010-6-30 09:52

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Vdc=?
出于三极管区了==进入饱和区？？？

jianjing526 · 发表于 2010-6-30 11:01:51

P5=50mV~100mV？
不会吧？这样的话这个管子就是Vdc>Vdsat，该管子也接近或者出于三极管区了
daiwei4287 发表于 2010-6-30 09:52

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vds>Vdssat时管子饱和，过驱动电压设计为50mV-100mV更容易饱和，只是接近weak inversion，鉴于P5,N4是共栅管，这样做是合理的。如果output swing足够，P6,P5,N4,N3都可设计为200mV-300mV.

goodsilicon · 发表于 2010-6-30 11:07:15

vds>Vdssat时管子饱和，过驱动电压设计为50mV-100mV更容易饱和，只是接近weak inversion，鉴于P5,N4是共栅管，这样做是合理的。如果output swing足够，P6,P5,N4,N3都可设计为200mV-300mV.
jianjing526 发表于 2010-6-30 11:01

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恩，有人说句公道话了。

bellona · 发表于 2010-6-30 12:48:54

P1、P2输入对管的Vod一般在100-200mV，这样匹配和噪声性能较好。
P6、N3作为电流源影响匹配，Vod一般大于300mV，最大取值由摆幅限制。
N5、N4对电路匹配、噪声影响均不大，Vod可以取小点来换取摆幅。

confiope · 发表于 2010-6-30 14:19:40

本帖最后由 confiope 于 2010-6-30 16:21 编辑

P1、P2输入对管的Vod一般在100-200mV，这样匹配和噪声性能较好。
P6、N3作为电流源影响匹配，Vod一般大于300mV，最大取值由摆幅限制。
N5、N4对电路匹配、噪声影响均不大，Vod可以取小点来换取摆幅。
bellona 发表于 2010-6-30 12:48

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P1和P2输入对管小点更好，通常几十mV，P5和N4的过驱动电压也是小点好，
而P6和N3的过驱动电压大点好，
如果摆幅受限，150mV 以上也可以了

nardusxz · 发表于 2016-12-29 23:01:30

学习了

whluosai · 发表于 2017-1-3 10:24:18

回复 8# confiope

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