探讨一下logic delay和route delay

wolfzou · 发表于 2005-1-26 11:51:39

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为什么xilinx 要求logic delay不超过50%,route delay不小于50%？
布线延时真有那么大吗？

bravelu · 发表于 2005-1-26 13:31:51

线宽越窄，route delay占的比例越大，百分之五十我看还算保守的

老扁 · 发表于 2005-1-26 20:43:54

到了.18工艺以下，连线延迟变得很突出

zero · 发表于 2005-1-26 21:07:56

没错，现在的深亚微米工艺下，线延时比器件延时大多了。

jb7955 · 发表于 2011-10-3 18:03:38

A;DLJFADJFLAKJDFJADSKFJLADSJFLKAJSDFASDF

ll_ago · 发表于 2021-2-20 09:48:34

50%的占比，是基于uartscale 器件而言，如果是7系列芯片，logic_delay 最好不超过25%，route_delay 最好不超过75%