回：“不知道各位下面这个模块该如何用HDL 来实现？”

chihaiming

设计如下：
    不知是否符合你的意思？
module    top(DATAA8,DATAB8,DATAC8,DATAD8,CLK,RESET,SEL2,DATAOUT32);
    input[7:0]    DATAA8,DATAB8,DATAC8,DATAD8;
    input[1:0]    SEL2;
    input         CLK,RESET;
    output[31:0]  DATAOUT32;
    reg[31:0]     dataoutd,dataoutq;
    assign DATAOUT32 = dataoutq;
    always @ (SEL2 or DATAA8 or DATAB8 or DATAC8 or DATAD8 or dataoutq)
        case(SEL2)
            2'b00:    dataoutd = {DATAA8,DATAA8,DATAA8,DATAA8};
            2'b01:    dataoutd = {DATAB8,DATAA8,DATAB8,DATAA8};
            2'b11:    dataoutd = {DATAD8,DATAC8,DATAB8,DATAA8};
            default:  dataoutd = dataoutq;
        endcase
    always @ (posedge CLK or posedge RESET)
        if (RESET)
            dataoutq <= 0;
        else
            dataoutq <= dataoutd;
endmodule