PLL相位噪声仿真问题

小小xxl · 发表于 2010-4-8 22:57:54

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请教高手一个问题：
设计的一个由25M基准输入时钟，经过CPPLL产生一个1.25G的时钟。分频数25，采用的是环形振荡器；
用cadence的spectre测PLL的相位噪声的时候，设置PSS分析的Beat Frequency 是多少呢？
我设置的是1.25G，但是在点击确认后，却报错，说是Fundamental tones要求Beat Frequency的整数倍。Fundamental tones上面自动认定为25M，删除不去，这个问题应该怎么解决啊？

最后问一下，是不是Beat Frequency应该设置为PLL稳定后的输出频率呢，即1.25G？
先谢过了！

小小xxl · 发表于 2010-4-8 23:22:10

分频数是50哈，写错了！

tayo134 · 发表于 2010-4-9 16:11:08

本帖最后由 tayo134 于 2010-4-9 16:12 编辑

请教高手一个问题：
设计的一个由25M基准输入时钟，经过CPPLL产生一个1.25G的时钟。分频数25，采用的是环形振荡器；
用cadence的spectre测PLL的相位噪声的时候，设置PSS分析的Beat Frequency 是多少呢？
我设置的 ...
小小xxl 发表于 2010-4-8 22:57

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你的pss和pnoise是对PLL环路做的？
这样做PSS和PN的频率只能小于25M(自己想想)，而且仿真初始化时间需要非常长，就你的情况来看，可能要几天，最后还可能PSS不收敛（呵呵），你可能一年做不完PLL
所以，一般都是对能快速稳定的模块做PSS。要是你的PLL是普通的CMOS ring VCO ，那么主要是对VCO做PSS+PN，当然，也可以对每个模块做，然后再做系统计算。

小小xxl · 发表于 2010-4-10 23:00:07

你的pss和pnoise是对PLL环路做的？
这样做PSS和PN的频率只能小于25M(自己想想)，而且仿真初始化时间需要非常长，就你的情况来看，可能要几天，最后还可能PSS不收敛（呵呵），你可能一年做不完PLL
所以，一般都 ...
tayo134 发表于 2010-4-9 16:11

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谢谢您的指点，如果我将PLL的输入电压设置初始值为锁定时的电压也不行么？

小小xxl · 发表于 2010-4-10 23:08:46

你的pss和pnoise是对PLL环路做的？
这样做PSS和PN的频率只能小于25M(自己想想)，而且仿真初始化时间需要非常长，就你的情况来看，可能要几天，最后还可能PSS不收敛（呵呵），你可能一年做不完PLL
所以，一般都 ...
tayo134 发表于 2010-4-9 16:11

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恩，是的啊，是对环路做的相噪分析！

小乖乖 · 发表于 2010-4-24 18:03:38

你的pss和pnoise是对PLL环路做的？
这样做PSS和PN的频率只能小于25M(自己想想)，而且仿真初始化时间需要非常长，就你的情况来看，可能要几天，最后还可能PSS不收敛（呵呵），你可能一年做不完PLL
所以，一般都 ...
tayo134 发表于 2010-4-9 16:11

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Angelasong · 发表于 2010-5-27 15:04:27

lu guo...

twfly · 发表于 2010-9-19 10:24:27

jyhking · 发表于 2010-10-8 23:00:23

thxxxxxxxxxxxxxxxxxxxx

钢丝上的蜗牛 · 发表于 2011-11-22 11:09:26

学习下！

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