紧急求助！ digital design 扁平网表问题！

james_lvmu · 发表于 2010-4-5 12:25:25

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恳请大家帮助，急需思路。

问题如下。假设hierarchically设计一个10M cell 的数字电路，用到了100个standard cell，也即只用到了100个timing-model。

现在post-extraction之后，假设电子的mobility变化了导致设计不再是hierarchical 设计，spice生成了扁平网表。这样相当于hierarchical设计的优势没了，电路模拟时间变长，产生的数据量增大。

请问有什么解决办法，如何改善。

matrizentheorie · 发表于 2010-4-11 22:29:38

没听懂,怎么会变成扁平的了呢?

rainbow.zeng · 发表于 2010-4-12 20:01:04

我也没听懂耶！

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