请教：FPGA板上的时钟如何选择

lovemylife · 发表于 2010-4-2 10:38:33

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在Quartus II7.2中，使用Assignment

ins中的Pins Finder
Condition:
PinType
Value:CLOCK
会得到40个左右的时钟引脚，这些时钟引脚的属性如下：
file:///C:/DOCUME%7E1/HAOXIU%7E1/LOCALS%7E1/Temp/msohtml1/01/clip_image002.jpg
file:///C:/DOCUME%7E1/HAOXIU%7E1/LOCALS%7E1/Temp/msohtml1/01/clip_image002.jpg
其中GeneralFunction中的value取值有
：Dedicated clk
：Row I/O
：Column I/O
我如果要使用其中的clk做为设计的时钟驱动，应该选什么样的clk，

县衙小吏 · 发表于 2010-4-2 11:09:37

开发都很顺利！！！！！！！！！！！！1

lovemylife · 发表于 2010-4-2 11:23:23

我用的是Stratix II EP2S180板上有40个时钟引脚，不知道该用哪一个作为输入clk

，
弱问一下指定Pins时，
只指定设计中的一部分管脚，
设计中的其他的管脚会被quartus默认分配吗？
还是说：
要指定管脚的话，设计中的所有输入何输出就都要指定相应的Pins？

wyang2009 · 发表于 2010-4-2 11:53:19

俺认为是前者。

wycawyc · 发表于 2010-4-2 11:53:37

要参考datasheet的时钟网络介绍，配合你的设计需要来选择。如果是高速设计。还要考量你的引脚分配，pcb布局等情况来考量。
quartus 对你没有指定的引脚会自动分配。

guot · 发表于 2010-4-2 15:29:12

有全局时钟引脚，板上时钟接在这个管脚上。没有用到的管脚要设置为输入高阻，减小功率损耗。。

ivyzhang · 发表于 2011-1-20 13:39:29

在网上下对应开发板的datasheet看看

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