请Verilog高人指点寄存器的这两行设计代码

xinyancode · 发表于 2005-1-13 10:30:46

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请Verilog高人指点寄存器的这两行设计代码
各位高人：
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我的代码实际上要实现循环移位的操作，我是这样写的：
reg[1:128] data;
...
data[1:128] <= { data[64:128],data[1:63] };
但在综合的报告中列出了一大串的这样的信息，
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd4 has been replicated 1 time(s)
FlipFlop state_FFd3 has been replicated 6 time(s)
FlipFlop state_FFd4 has been replicated 13 time(s)
FlipFlop state_FFd1 has been replicated 5 time(s)
倒不是错误，但是特别多！上面的这一写法不如
new_data[1:128] <= { data[64:128],data[1:63] };
这样的写法，而且综合后的频率还比前面的那一句高。
是不是data[1:128] <= { data[64:128],data[1:63] };这种写法不好？但是经典的a <= a+1;这样的写法呀？
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请高人指教！我不胜感激！
Right here waiting!

一声叹息 · 发表于 2005-1-13 11:06:30

综合工具使用的是什么？

bravelu · 发表于 2005-1-13 16:43:51

这应该是一个note级的告警吧？
应该是的触发器扇出太大，软件帮你复制了而已，应该没有问题的。

xinyancode · 发表于 2005-1-15 10:10:01

对不起我没有交代清楚，我用的是xilinx的ISE6.2,中的XST做的综合！

谢谢两位朋友的支持，应该就是这样的解释，没有什么大的问题！

zhangmyc · 发表于 2010-5-17 21:14:43

顶一下

ICSEA88 · 发表于 2010-5-27 23:25:51

学习了

zheshiwo · 发表于 2010-5-28 11:19:10

好，谢谢！

bandit · 发表于 2010-5-28 14:02:03

了解了一席

26032603 · 发表于 2010-6-1 18:22:23

了解了一席

amormio124 · 发表于 2010-6-8 23:52:07

如3楼所讲，只是复制的问题，
但是很好奇楼主为什么要用【1:128】？看起来怪怪滴~~~

请Verilog高人指点寄存器的这两行设计代码

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