请问set_clock_latency中的-early -late是什么意思啊

zczc999 · 发表于 2010-3-25 13:43:49

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rt
这两个东西是什么意思啊。
For setup analysis, Design Compiler uses the late edge for the launching flip-flop and the early edge for the capturing flip-flop. For hold analysis, Design Compiler uses the early edge for the launching flip-flop and the late edge for the capturing flip-flop.
有没有高手能够解释一下，这是什么意思。很是迷惑
还有在做dc时，主要用会到哪些clock constraints？

linuxluo · 发表于 2010-3-25 23:50:56

你要现搞清楚sta中setup/hold是怎么分析的

paneric · 发表于 2010-3-30 22:40:02

呵呵, 楼上的一语中的.
楼主最好能画一个图好好分析一下setup和hold的分析方法, 无论是dc, pt还是icc在分析timing是default都是用worst的情况来check的.
set_clock_uncertainty

llpprr · 发表于 2010-4-3 12:55:26

能不能详细些？

wlb236485710 · 发表于 2011-3-2 17:01:51

回复 1# zczc999

zhang2046 · 发表于 2011-3-5 18:59:29

setup时候，要early的时钟沿，就是加紧setup path的约束。
hold的时候，要late的时钟沿，就是加紧flop之后的时间约束，很容易理解

conniezhou · 发表于 2011-3-11 22:44:33

受教了

艾清别诺 · 发表于 2011-4-6 15:35:28

学习了一点

rencj1979 · 发表于 2011-4-15 16:41:57

看过看过！

sdustyj · 发表于 2013-7-17 10:29:35

学习了！

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