关于ISE的XST综合的问题！

everhappy · 发表于 2010-3-11 10:18:58

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发觉很多跨时钟域的场合，不设置TIG，XST也可以综合通过，这样会不会有问题？
再就是 RAM generator生成的双口FIFO需要指定输入和输出的TIG吗?
另外，在时序检查时发觉有7ns的建立时间违规（路径延时8ns，逻辑延时6ns，时钟周期7ns），可以通过换综合工具或者设置约束解决吗？
谢谢各位大虾了！

my_ryan_z · 发表于 2010-3-12 01:09:39

7ns大概140MHZ？也不算快啊，造成7ns slack的话很有可能是电路问题，这个slack很大了
设置约束和换综合工具这些努力是解决不了那么大的slack的
建议你回到电路查找问题

everhappy · 发表于 2010-8-10 18:25:05

谢谢了

us888 · 发表于 2010-8-11 09:46:43

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us888 · 发表于 2010-8-11 11:33:21

（路径延时8ns，逻辑延时6ns，时钟周期7ns），<------------这里肯定有问题

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