SystemVerilog改进基于FPGA的ASIC原型产生--1

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用SystemVerilog改进基于FPGA的ASIC原型产生--1
用FPGA产生原型仍存在着困难；如何连接一个FPGA内或多个FPGA间的逻辑模块一直是主要障碍...
ASIC为撷取高性能复杂设计概念提供了方案，并能防止竞争者轻实现类似设计。但无论如何，研发一款ASIC都需要高度投资。一款90nm ASIC/SoC设计开发成本接近两千万美元，而45nm的SoC更可高达四千万美元。因此，几乎只有非常大量的产品才用得起ASIC的趋势正在形成。
除了光罩组成本增加外，一次设计即成功的机率越来越小，整体开发成本也不断提升。随着设计复杂性持续提高，一项调查显示，目前的SoC设计只有约1/3能一次投片成功，近一半的返工是由于功能逻辑错误引发的。因此，验证主管们正专注于强化功能验证方法学的途径。
在展开真正的ASIC设计前，为展示设计概念的可行性，运用FPGA进行ASIC设计的原型产生，使其作为ASIC验证方法学一部份的方法正日益风行。
用FPGA原型产生ASIC设计，虽然经常得到不同性能，但通常可获得相同的逻辑功能。另外，在FPGA原型上以真实的激励全速执行，可实现真正且彻底得多的功能覆盖以及与嵌入式软件的早期整合。因此，FPGA原型产生可有效地补充且扩展现有的功能验证方法学。
长期以来，由于ASIC设计规模扩大的步伐一直比FPGA组件的发展快，因此通常要用多个FPGA为单一ASIC产生原型。利用多个FPGA组件的挑战在于：如何将用于ASIC设计内、分散于各个FPGA内的逻辑区块连接起来。实体上，利用FPGA组件内的高速I/O模块，不同实体组件间的连接被简化了。然而，业界已证实，逻辑区块连接的方法不仅劳心费力且容易出错。而现在，随着SystemVerilog(一种改进的RTL语言)以及诸如Mentor Graphics的Precision Synthesis等先进混合语言合成工具的推出，连接的过程已获得简化。
SystemVerilog
SystemVerilog并非一种全新RTL语言。借助其在现有Verilog HDL基础上的丰富扩展集，SystemVerilog向后相容Verilog 95和Verilog 2001。对Verilog的许多拓展，使其可轻易为任何规模的设计产生准确可合成的模块。这些扩展还使SystemVerilog更易用，并能为每个正在采用Verilog的工程师带来切实利益。
SystemVerilog的连接性优势主要来自于两大特性：1. 借助高效编码方法的更紧密RTL描述。2. 封装(Encapsolation)，允许设计师以更高抽象接口描述建模。
利用SystemVerilog进行FPGA原型产生不意味着一定要用SystemVerilog编写整个ASIC设计才能享有SystemVerilog的好处。仅需用SystemVerilog描述每个FPGA的顶层模块就可简化多组件原型产生的连接性挑战。
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图1：SystemVerilog可简化多组件原型产生的连接性挑战。
紧密的程序代码
设计规模的不断扩大相应地使描述设计RTL程序代码的长度不断加长。实际上，设计缺陷与编写的程序代码长度相关。SystemVerilog改善了设计规格、提供了更精准的表述并实现了验证和设计统一。所有这些好处都有助于产品的更快上市和设计缺陷的及早检测。实际上，SystemVerilog程序代码的紧密程度比Verilog RTL提升了两到五倍。
VHDL和Verilog都有位置和命名端口连接。位置端口可能位错误，而命名端口会过于繁冗，特别是在顶层模块。
SystemVerilog有.name和.* port连接。这些方法提供了更精准且不太容易出错的连接描述方法。这种方法学与生俱来的好处是具有更强健的埠连接分类。它要求：埠大小必须匹配、埠不能被省略且全部埠必须被声明。
内含的埠连接特性为设计师提供了非常重要的能力，任何HDL语言目前都不能提供这些能力。这些特性为ASIC和FPGA设计师提供了优势，特别是在FPGA原型产生领域。它们不仅可让设计师少写75%的顶层程序代码例示，还提供由编码样例所示的强健、类似VHDL且不易出错的编码风格。
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图2：接口独立于模块定义，而模块可将接口完全当作单一端口使用。
现在，对简单、顶层设计例程进行比较：
* Verilog端口界面：
o 250字/ 1,770字符/ 122行。
* SystemVerilog .*内含端口界面：
o 72字/ 492字符
/ 37行。
另外，强化固有埠连接所能带来的衍生效应还包括：
* 显著减少了端口接口建模所需的程序代码。
* 类似VHDL的更强健端口接口分类。
* 由于所有埠大小必须匹配，因此减少了端口大小实例化错误。
* 由于必须列出全部未连接的埠，因而减少了埠遗漏。
* 与用VHDL或Verilog实现的顶层设计比，它重复性小、耗时少且不易出错。
因此，在每个FPGA组件的顶层采用SystemVerilog实现可显著简化模块间的顶层例示。较底层区块不一定要转换为SystemVerilog。


[转载自电子工程杂志]