DAC的SFDR仿真

yuanscu · 发表于 2015-4-10 21:12:02

很好，学习了

小蝌蚪 · 发表于 2015-11-5 15:05:50

希望能有帮助吧

wangheng1991 · 发表于 2015-12-3 11:05:30

回复 1# just4you

wangheng1991 · 发表于 2015-12-3 11:09:20

你好，我设计了一个dac，现在在仿真阶段，我用的是Veriloga生成的理性adc 作为前端数据源，发现这种仿真用的时间太长了，差不多8h，有没有更好的仿真方法呢。望大神赐教

cdting · 发表于 2015-12-7 08:16:57

非常感謝～～～～

qmax · 发表于 2015-12-7 08:31:04

tks tks

wangheng1991 · 发表于 2016-3-21 09:34:33

你好我现在做了一个10 bit的DAC 用一个Veriloga写的理想ADC来验证dac的动态性能 Veriloga 描述的adc 怎么看出采样率比如说 vtrans-clk=2.5 那么adc的时钟应该给多少呢望大神指教啊

QQben · 发表于 2016-3-21 09:58:19

谢谢分析小

semi_free · 发表于 2016-4-17 17:48:36

谢谢分享！！

grace1100 · 发表于 2016-7-14 16:11:06

为什么最好为奇数？

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