设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › DC Verilog+HDL设计实例
1234
返回列表 发新帖
楼主: raneewu

[资料] DC Verilog+HDL设计实例

[复制链接]
发表于 2011-5-25 23:44:55 | 显示全部楼层
好人一个 鉴定完毕！
回复 支持 反对

使用道具 举报

rocsman
发表于 2011-5-25 23:46:39 | 显示全部楼层
很好的东西，顶一下
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

发表于 2011-5-26 12:06:22 | 显示全部楼层
haohao
回复 支持 反对

使用道具 举报

wchpku
发表于 2011-5-26 16:41:58 | 显示全部楼层
这种东西就别拿出来分享了~~
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

haonan
发表于 2011-6-2 20:55:33 | 显示全部楼层
xiexiefenxiang
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

sff_2011
发表于 2011-6-8 10:04:22 | 显示全部楼层
谢谢！
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

繁星
发表于 2012-7-17 18:31:12 | 显示全部楼层
TKS!!!!!!!!
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

1234
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-8-26 11:56 , Processed in 0.015776 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表