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楼主: nano_dv

[资料] Verilog中generate用法

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linda_wang@1999
发表于 2011-2-22 10:21:56 | 显示全部楼层
正需要,谢谢!
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ttlab
发表于 2011-3-3 09:27:06 | 显示全部楼层
正好用到，学习了！
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PYGH
发表于 2011-7-20 13:25:10 | 显示全部楼层
thanks for sharing
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swe21
发表于 2011-12-17 09:32:56 | 显示全部楼层
非常感谢哈
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alice19861211
发表于 2012-9-7 13:36:15 | 显示全部楼层
额，这个也要两分。
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nano_dv
 楼主| 发表于 2012-11-12 20:59:37 | 显示全部楼层
下载看看。。。不错
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zhangrenzhe001
发表于 2013-1-30 16:27:00 | 显示全部楼层
非常感谢！！
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tianhaibo7
发表于 2013-5-25 17:02:15 | 显示全部楼层
回复 1# sunjianty


   很好，学习一下
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zhangrenzhe001
发表于 2013-6-6 16:46:36 | 显示全部楼层
谢谢分享
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zhangrenzhe001
发表于 2013-6-6 16:49:41 | 显示全部楼层
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