请教一个关于晶振和PLL jitter的问题！

fuyibin · 发表于 2010-2-3 16:38:27

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最近一直被这个问题困扰
由于做高速ADC，对于CLK jitter的要求会很高，
比如：80MHz输入信号，10bit ADC 160MHz sample rate，那么要求jitter<2ps
如果是12bit，那么要求更高。
于是去看看PLL和晶振的性能，做PLL的同事告诉我PLL jitter有几十ps
于是我问晶振的jitter如何，他说差不多。
我查了一下，晶振通常只提供几十ppm的频率精度，不会提到jitter
我搞不明白的是：
晶振的jitter对最后的输出频率有什么影响？或者说传输特性是什么？
有人说PLL能够滤掉晶振的jitter，输出的clk jitter会比晶振更好。
看到ADI/MAXIM等公司的ADC都是用片外clk driver，而且jitter都非常小，有的甚至到几百fs。
所以觉得PLL可能是可以滤掉晶振的jitter，但是理论上有什么依据使其make sense

kool · 发表于 2010-2-3 18:24:51

jitter可以由phase noise积分转换，所以phase noise小的话jitter也小。对PLL，晶振，PFD+CP, VCO是主要phase noise的贡献来源。PLL的输入到输出的相位传输函数是低通的，所以能滤掉晶振的高频noise，到底PLL的输出CLK的jitter是否小于晶振的jitter得看PLL各个模块所贡献的噪声及PLL的bandwidth。。
要求不高的场合，工作在几百MHz到1，2GHz的PLL的jitter一般会有几十ps。

阿基里奥斯 · 发表于 2010-2-4 23:18:06

学习LS的高手

wpwang · 发表于 2010-3-11 08:34:14

感谢楼主分享

fdchou · 发表于 2010-3-11 19:06:08

PLLjitter大於晶振的jitter，
输出的clk jitter不会比晶振更好
用 PLL 是因為晶體振盪器的頻率不高
< 100MHz in general

twfly · 发表于 2010-3-15 22:29:36

你说的是rms值还是PP值哦。。

leal_huang · 发表于 2010-4-21 16:45:38

学习了

fastsilicon · 发表于 2010-4-21 16:48:55

好像有点意思，160MHz啊，真猛。。。。。

alvays · 发表于 2010-4-21 17:22:23

1# fuyibin

有做的很好的CLOCK，从一些文献上看到的一般是LC做VCO，从较高频率转换下来，可以做到几个ps。不过这样的模块儿一般功耗很高。

想想高性能示波器的内部采样时钟不可能差了

jyhking · 发表于 2010-10-22 16:46:55

thxxxxxxxxxxxxxxxxxxxx

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