请教ICC对网表里面悬空脚的处理

搞个马甲顶一下 · 发表于 2010-2-1 09:13:51

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不知道什么原因，我网表里面悬空的脚，ICC最后都结成了1’b0了，不知道在哪里设置？

谢谢先了！！

月落风痕 · 发表于 2010-2-1 16:21:42

最后导出网表的时候有设置，自己看下。

搞个马甲顶一下 · 发表于 2010-2-2 09:03:56

write_verilog的选项吗？看了半天没找到
能具体说下吗？谢谢了！！

shutterbug04 · 发表于 2010-2-3 11:48:29

都是电路高人呀

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