请问各位大牛，怎么用verilog_a进行PLL的行为级仿真？

nicist · 发表于 2010-1-23 23:47:05

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我知道ADS中有进行PLL设计的模板（design guide），分别进行交流分析，瞬态分析，和噪声分析，现在我就是还没有弄明白怎么进行噪声分析，因为我不知道怎么去表征PLL每个子模块的噪声。
希望在锁相环行为级建模方面有所了解的人可以给我提供一些帮助，现在我也急需解决这个问题，比如用MATLAB,verilog_a怎么进行建模，怎么把噪声也考虑进去，我都不知道，我平时一般使用ADS来进行行为级仿真，但是我现在的想法是在cadence环境下，PLL的VCO换为verilog_a模型，而其他的用晶体管模型进行仿真，这样就不会因为VCO的晶体管级仿真耗费大量时间（例如仿锁定时间等），但我不会用verilog_a进行建模，希望有高手给我指点一二。
如果有verilog_a给PLL建模这方面的论文，或是资料，最好是用verilog_a给PLL建模的实例，可不可以给我分享一下，我的邮箱是smezl@126.com.
本人研究生的课题就是电荷泵锁相环的设计，现在被整的有些头大。
如果有做锁相环的需要某些资料，我可以提供帮助。

mmic1978 · 发表于 2010-1-26 11:48:13

ADS 有现成的model啊，你只需要改动些参数到你实际各个模块的噪声特性就是了

savagegarden · 发表于 2010-1-27 13:04:10

同问啊，这些仿真都不会

duoyun · 发表于 2010-2-2 14:57:20

考虑锁相环噪声，似乎要建立相位域的模型。
http://www.designers-guide.org/
上有相关文章可供参考。
但是做模型和电路的混合仿真确定噪声，，不知道能不能行。。。

jyhking · 发表于 2010-10-22 17:41:28

回复 3# savagegarden

thxxxxxxxxxxxxxxxxxx

幽远的天空 · 发表于 2010-11-2 19:20:06

同问...

xlteam7 · 发表于 2010-11-12 12:53:05

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xinshuiren · 发表于 2010-11-28 21:16:05

哎，我也想问问这个问题，不会啊

bn0925 · 发表于 2011-4-27 09:27:52

一言难尽。。。。

guochao1985 · 发表于 2011-5-17 18:37:22

唉碰到相同的问题了现在也急需要呢

xlteam7 xlteam7 当前离线积分 25 头像被屏蔽	发表于 2010-11-12 12:53:05 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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