verilog HDLY与VHDL语言

feilong87 · 发表于 2010-1-18 15:22:45

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verilog hdlY与VHDL语言是不是差不多的啊，学哪个好一点啊？

kanke100 · 发表于 2010-1-18 18:02:25

其实都差不多，学好了一个，再看另一个也很容易

大小大 · 发表于 2010-1-18 20:22:01

Verilog很像C，这个上手应该比较容易些

wntseng · 发表于 2010-1-20 16:14:25

VHDL的語法比較嚴謹,個人覺得比較難.

wangyingwei · 发表于 2010-1-20 18:37:00

VERILOG 国内的公司一般都用这个

dake8807 · 发表于 2010-1-20 19:09:43

verilog 吧，国内公司用的比较多

cll · 发表于 2010-1-20 20:47:29

thak you

feilong87 · 发表于 2010-1-20 22:30:18

1# feilong87
与Verilog 相比VHDL 语言是一种高级描述语言适用于电路高级建模比较适合于FPGA/CPLD 目标器件的设计或间接方式的ASIC 设计随着VHDL
综合器的进步综合的效率和效果将越来越好Verilog 语言则是一种较低级的描述语言
更适用于描述门级电路易于控制电路资源因此更适合于直接的大规模集成电路或ASIC
设计显然VHDL 和Verilog 主要的区别在于逻辑表达的描述级别VHDL 虽然也可以
直接描述门电路但这方面的能力却不如Verilog 语言反之Verilog 在高级描述方面不
如VHDL Verilog 语言的描述风格接近于电路原理图从某种意义上说它是电路原理
图的高级文本表示方式VHDL 语言适于描述电路的行为然后由综合器根据功能行
为要求来生成符合要求的电路网络.VHDL 入门相对稍难但在熟悉
以后设计效率明显高于Verilog 生成的电路性能也与Verilog 的不相上下在

darren_hsu · 发表于 2010-1-20 23:38:30

强烈建议学verilog。几年前毕业的时候，面试华为海思，做题，面试官直接反问：怎么现在了还在用vhdl？当时我verilog不怎么会，吃了大亏，因为他也不怎么熟悉vhdl。

shenxu1204 · 发表于 2010-1-21 01:01:36

感觉学校里面有些都教VHDL，语法确实比较严格，但是到了公司的话一般都是Verilog的，语法比较宽松，用起来也比较方便

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