设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › Verilog实现关于24位输出的并串转换输出，附代码以及mod ...
12
返回列表 发新帖
楼主: willwillwill

[求助] Verilog实现关于24位输出的并串转换输出，附代码以及modelsim的仿真图。

[复制链接]
 楼主| 发表于 2010-1-17 09:34:47 | 显示全部楼层
suiji
我想问一下，一般这种问题需要怎么修改的呢
回复 支持 反对

使用道具 举报

peng7
发表于 2010-1-22 23:56:04 | 显示全部楼层
很好
大家继续发扬
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

zoufeizl
发表于 2010-9-28 22:21:28 | 显示全部楼层
bucuo,zhengxuyao
回复 支持 反对

使用道具 举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-12 16:55 , Processed in 0.010908 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表