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楼主: willwillwill

[求助] Verilog实现关于24位输出的并串转换输出，附代码以及modelsim的仿真图。

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willwillwill
 楼主| 发表于 2010-1-17 09:34:47 | 显示全部楼层
suiji
我想问一下，一般这种问题需要怎么修改的呢
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peng7
发表于 2010-1-22 23:56:04 | 显示全部楼层
很好
大家继续发扬
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zoufeizl
发表于 2010-9-28 22:21:28 | 显示全部楼层
bucuo,zhengxuyao
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