该学system C 还是system verilog?

chit_wps · 发表于 2010-1-11 11:50:14

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大家怎么看这两种语言啊
据了解 2个语言都可以从行为级到RTL级都可以做设计又做测试语言
光看其中一个就够得搞了现在还不知道该学什么啊

另外好像都没有综合工具？那么岂不是自己写了段代码也没法综合
学习也只是纸上谈兵啊？

chit_wps · 发表于 2010-1-11 11:51:19

补充下 system verilog好像DC支持了但是没有用DC的条件就郁闷了

wujing198 · 发表于 2010-1-11 14:25:00

这两种语言本来就是做建模和验证用的，为什么一定要综合呢……验证是很重要的工作。

chit_wps · 发表于 2010-1-11 15:13:23

那从建模和验证的角度考虑
学哪个好点？

hipuppy · 发表于 2010-2-1 11:44:43

这是用于系统级的HW/SW仿真的，如果是SW工程师，SystemC掌握起来会快点，HW工程师用System Verilog会快点。另外取决于你的仿真器的支持程度。

rotings · 发表于 2010-2-1 13:53:19

SV的强项在于SVTB和SVA，用SV做设计目前还不是主流，而相应的SC目前还只是用于行为级建模，比较少公司用来做设计。目前看起来各大EDA厂商目前都在拼SV。

LHD888888 · 发表于 2010-2-1 15:19:39

支持支持支持

LHD888888 · 发表于 2010-2-1 15:22:35

支持支持支持

andrewcbl · 发表于 2010-2-2 02:33:47

如果你目标是做硬件设计，我建议应该把主要精力放在学SV，EDA厂商都在拼SV，SystemC主要用于建模，对于掌握硬件的设计基本上帮助不会很大

chit_wps · 发表于 2010-2-2 13:02:16

多谢各位指点

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