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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 大家有没有在设计版图中加入tapcell的经验。 ...
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楼主: 童黄

[原创] 大家有没有在设计版图中加入tapcell的经验。

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ptadx
发表于 2011-4-14 20:06:13 | 显示全部楼层
为了防止latch up效应
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Horizon00
发表于 2016-3-22 09:42:34 | 显示全部楼层
回复 15# sunshinell


   “若按每行都加，那么distance小于rule的2倍；若隔行加，distance小于rule的4倍。”这个说的好像反了吧？每行都加的话distance应该小于rule的4倍；隔行加的话，distance应该小于rule的2倍。
QQ截图20160322094733.png
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icxiaobai
发表于 2017-3-21 11:24:15 | 显示全部楼层
回复 32# Horizon00

你好，我用的是tsmc.18的工艺，没有tap cell.是不是每个工艺库名字不一样啊，那怎么找它的实际名字呢？
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wealzt
发表于 2017-6-14 11:34:21 | 显示全部楼层
回复 32# Horizon00
你好，你截图的文档是那个文档呀
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wink1988
发表于 2017-6-14 15:16:50 | 显示全部楼层
老帖了~~看看学习
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夯昆勥茓
发表于 2017-8-22 18:49:19 | 显示全部楼层
最近后端DRC出现了LUP问题，发现LAYOUT只有一个角上有一些tapcell，（tsmc16nm工艺，外包做的后端），回去再看下是不是tapcell没有加好的原因。
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蔡斗
发表于 2018-3-22 22:56:42 | 显示全部楼层
tapcell的学习了
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婴宁哈哈
发表于 2018-3-29 09:09:33 | 显示全部楼层
回复 33# icxiaobai

  我用SMIC 18 工艺，就叫FILLTIEM，有的库可能叫tie之类的。
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njyf4801
发表于 2018-3-29 09:42:51 | 显示全部楼层
回复 4# xiaopangwa


   在floorplan的时候，打完blockage就可以
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刘洪杰
发表于 2019-1-27 16:13:46 | 显示全部楼层
学习下
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