大家有没有在设计版图中加入tapcell的经验。

ptadx · 发表于 2011-4-14 20:06:13

为了防止latch up效应

Horizon00 · 发表于 2016-3-22 09:42:34

回复 15# sunshinell

“若按每行都加，那么distance小于rule的2倍；若隔行加，distance小于rule的4倍。”这个说的好像反了吧？每行都加的话distance应该小于rule的4倍；隔行加的话，distance应该小于rule的2倍。
QQ截图20160322094733.png

icxiaobai · 发表于 2017-3-21 11:24:15

回复 32# Horizon00

你好，我用的是tsmc.18的工艺，没有tap cell.是不是每个工艺库名字不一样啊，那怎么找它的实际名字呢？

wealzt · 发表于 2017-6-14 11:34:21

回复 32# Horizon00
你好，你截图的文档是那个文档呀

wink1988 · 发表于 2017-6-14 15:16:50

老帖了~~看看学习

夯昆勥茓 · 发表于 2017-8-22 18:49:19

最近后端DRC出现了LUP问题，发现LAYOUT只有一个角上有一些tapcell，（tsmc16nm工艺，外包做的后端），回去再看下是不是tapcell没有加好的原因。

蔡斗 · 发表于 2018-3-22 22:56:42

tapcell的学习了

婴宁哈哈 · 发表于 2018-3-29 09:09:33

回复 33# icxiaobai

我用SMIC 18 工艺，就叫FILLTIEM，有的库可能叫tie之类的。

njyf4801 · 发表于 2018-3-29 09:42:51

回复 4# xiaopangwa

在floorplan的时候，打完blockage就可以

刘洪杰 · 发表于 2019-1-27 16:13:46

学习下

[原创] 大家有没有在设计版图中加入tapcell的经验。

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