大家有没有在设计版图中加入tapcell的经验。

veterans · 发表于 2011-3-14 12:28:44

呵呵要看工艺情况

icfbicfb · 发表于 2011-3-15 10:15:12

以前的design，比如180nm ,130nm 的，标准单元比较大，而且基本上每个都内置了
N-tap和P-tap ，也就是内部已经有很好的电位钳制，因此就不要加tapcell了，这个也叫tapless flow，

N-tap和P-tap的作用主要是提供N-well和P-sub良好的反偏置电位，有利于电路的稳定，甚至防止latch-up

90nm下，因为std cell做小了，这个Tap contact有可能加不进去，因此开始做单独的tapcell，
也就是FILL2 这么大，大概，包含n-tap和p-tap于一体，一个tap的作用大概是管理30um（ tsmc 40nm）作用的范围，因此用插花式（checkboard）方法可以保证所有的区域的电位安全，

tapcell不加， latchup不安全，加了太多，会占用面积，
因此一般都是棋盘式加法，比较效率高，

DRC会检查这个的，你们放心， LUP error就是指tapcell没加好，

zbno12345 · 发表于 2011-3-21 16:34:58

TSMC的不是10um么？

icfbicfb · 发表于 2011-3-22 09:52:27

不加 drc 检查会出 latch up问题的，

1359784773 · 发表于 2011-3-22 12:32:45

什么是tapCell呢？

paulszicc · 发表于 2011-3-28 20:49:03

一般10um或20um之内必须要有tap的吧，那么怎么保证呢，我认为sta cell lib应该会在每一个cell中做入tap，如果没有，你怎么保证工具在要求的范围内，比如25um，必有tap呢，如果没有，那latchup肯定有问题，谁敢保证没关系呢，ic设计中，只要可能，就一定要对策。所以说std cell中没有tap，我还没有见过，但我强烈认为，至少在大于一定pitch(exa. 4p）的cell中肯定有tap。

射门靴 · 发表于 2011-3-31 15:18:48

90nm 65nm工艺中，没有tap的library非常普遍。
只要在一定距离内有一个tap满足rule就可以了，每个cell里面都加tap太浪费面积了。
做完floorplan,在place cell之前，按照一定的距离间隔先放上一堆tapcell，把位置占住，再place cell就可以实现了。
Encounter 和 ICC里面都有相关的命令加这个 tapcell的。

黄继成 · 发表于 2011-4-13 16:30:13

盗墓者 · 发表于 2011-4-13 17:10:05

学习。。。

bamboo_gy · 发表于 2011-4-14 13:39:11

学习了

[原创] 大家有没有在设计版图中加入tapcell的经验。

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