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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于异步clock的约束问题
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楼主: jianxuesheng

[求助] 关于异步clock的约束问题

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leapstone
发表于 2010-1-5 15:21:45 | 显示全部楼层
有电晕，不明白
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xcykii
发表于 2010-1-5 19:54:44 | 显示全部楼层
异步时钟之间的信号传输要靠设计来确保的，
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lubuxin
发表于 2010-1-9 17:07:31 | 显示全部楼层
二个时钟独立约束，在代码中要做跨时钟域处理
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shuke
发表于 2010-1-19 13:45:18 | 显示全部楼层
putton的方法就很可靠了。这是属于设计者的工作，仿真的时候，象modelsim，nc这些工具是基于库的仿真模型的，他们识别不了“同步器”的功能，所以需要做“忽略检查”的设置。如果你需要确认“同步器”是否能避免x传播出去，需要用spice之类的工具，这不是RTL级仿真的工作了。同步器的原理可以参考相关的理论书籍。
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masaka_xlw
发表于 2010-1-19 16:03:38 | 显示全部楼层
（1） 频率一定，相位肯定不一定相同。除非频率值有精确的倍数关系。
（2） 如果你们后端做的NB，可以让后端做两个时钟在最小公倍数的时钟沿上同步。
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jiku
发表于 2010-1-20 10:56:45 | 显示全部楼层
先检查一下同步机制有没有问题。如果没有问题，sync的FF可以屏蔽setup/hold check。所以跨时钟域的问题还是要设计规则来保证。亚稳态是不可避免的。现在的FF设计比以前强，恢复时间不会太长，只要时钟质量不要太差。
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daviehj
发表于 2010-1-20 12:27:13 | 显示全部楼层
设false path
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liukun
发表于 2010-1-20 15:31:56 | 显示全部楼层
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aguilzu00
发表于 2010-2-10 00:59:27 | 显示全部楼层
Use fifo to synchronize
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amormio124
发表于 2010-2-10 09:53:52 | 显示全部楼层
不同源的同频clock是无法保证同相滴，（比如两个同频晶振），所以两者间简单的传输数据一定会违反建立保持时间
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