请教一个比较基本的Verilog语法问题

k2tom · 发表于 2010-1-8 10:11:25

有兴趣做数字前端实习生吗？

注意：是实习生，在北京亦庄开发区。

要求就是会verilog,通信或微电子专业，会VCS/ModelSim，对STA和LEC有所了解。每周至少3天。公司有班车到市区。

有意的TX请简历到：k2tom@tom.com

binxinnihao · 发表于 2010-1-10 17:45:46

是组合逻辑！

hahaer · 发表于 2010-1-11 12:29:20

组合逻辑的执行是敏感向量表中的向量变化引起的

guoaiying · 发表于 2010-1-11 20:25:46

组合逻辑的敏感信号

hipuppy · 发表于 2010-2-1 11:40:39

组合逻辑

xcykii · 发表于 2010-2-1 13:57:19

注意敏感表要全，如果不全综合后结果可能与预想的不一致，如果支持verilog2001，建议always@（*）好了

pjsusu · 发表于 2010-3-2 10:07:28

在组合逻辑中,敏感变量表中最好不要有复位信号,楼主的rst应该是复位信号吧,复位信号只应该出现在时序逻辑中

sagegao · 发表于 2010-3-16 21:58:43

只要有一个信号发生变化就会触发always块里的语句。

kyoiwaiah · 发表于 2010-3-22 21:36:00

顶一下！

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