请教一个比较基本的Verilog语法问题

09120058 · 发表于 2010-1-4 00:50:39

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[email=always@(sel_n,sel_k,rst]always@(sel_n,sel_k,rst[/email])
begin
...
end
请问这个模块里面的语句什么时候才执行？是sel_n,sel_k,rst这几个信号有变化就执行么？

09120058 · 发表于 2010-1-4 00:51:53

打错了是
always@(sel_n,sel_k,rst）
begin
...
end

willwillwill · 发表于 2010-1-4 07:54:56

对的啊

chenfengrugao · 发表于 2010-1-4 08:05:32

把这个理解成三输入的组合逻辑电路，当输入变化时，输出自然就跟着变化！

binxinnihao · 发表于 2010-1-7 15:15:33

应该是组合逻辑吧！

极品飞车10 · 发表于 2010-1-7 16:24:31

楼主好：
always@(sel_n,sel_k,rst）
begin
...
end

是这样的 sel_n,sel_k,rst 中的任意一个信号发生变化就会执行一次begin .... end
例如：起初rst=1　
如果10us后rst变化为0时，就会执行一次begin .... end　

dake8807 · 发表于 2010-1-7 17:31:15

当sel_n,sel_k,rst有一个信号发生变化时，执行一次begin ... end

lulugui · 发表于 2010-1-7 18:29:54

敏感信号列表中的信号发生变化是，输出就会发生变化

lennon0071 · 发表于 2010-1-7 22:59:05

是组合逻辑，输入变化时，输出自然就会变化了

09120058 · 发表于 2010-1-8 00:18:06

谢谢指教

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