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[资料] 基于Verilog的HDB3编译码模块设计

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发表于 2009-12-30 14:56:59 | 显示全部楼层 |阅读模式

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自己做的HDB3编译码模块设计,内有模块设计的详细说明    学习这个才刚刚起步 属于十分菜的那种 设计上肯定有很多不足之处 大家轻拍... 也欢迎大家帮忙指正 PS:代码我测试过 还做了时序仿真

HDB3编译码试验.rar

1.57 MB, 下载次数: 523 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2010-1-26 19:30:42 | 显示全部楼层
下来看看。。
发表于 2010-3-4 20:01:05 | 显示全部楼层
谢谢分享 我的毕业设计跟着方面比较接近 谢谢~~~
发表于 2010-5-19 14:03:18 | 显示全部楼层
谢谢啊,终于找到一个了,
发表于 2011-1-7 15:03:23 | 显示全部楼层
谢谢分享。。。。。
发表于 2011-1-8 09:21:29 | 显示全部楼层
Thanks for the sharing!
发表于 2011-1-8 09:51:16 | 显示全部楼层
顶楼主
发表于 2011-1-8 18:54:35 | 显示全部楼层
谢谢楼主了,下载学习
发表于 2011-4-6 09:54:08 | 显示全部楼层
共同学习一下
发表于 2011-6-1 17:14:24 | 显示全部楼层
我来学习一下
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